異或門（英語：Exclusive-OR gate，簡稱XOR gate，又稱EOR gate、ExOR gate）是數字邏輯中實現邏輯異或的邏輯門。有多個輸入端、1個輸出端，多輸入異或門可由2輸入異或門構成。若兩個輸入的電平相異，則輸出為高電平1；若兩個輸入的電平相同，則輸出為低電平0。亦即，如果兩個輸入不同，則異或門輸出高電平。這一函數能實現模為2的加法，因此，異或門可以實現計算機中的二進制加法。半加器就是由異或門和與門組成的。
基本內容
雖然異或不是開關代數的基本運算之一，但是在實際運用中相當普遍地使用分立的異或門。大多數開關技術不能直接實現異或功能，而是使用多個門設計。
邏輯表達式：（⊕為“異或”運算符）
真值表：
實現
異或門 能實現模為2的加法，因此，異或門可以實現計算機中的二進制加法。半加器就是由異或門和與門組成的。
符號
異或門的常用邏輯符號包括形狀特征型符號（ANSI/IEEE Std 91-1984）、IEC矩形國標符號（IEC 60617-12）和不再使用的DIN符號（DIN 40700）。對異或門的任何2個信號（輸入或輸出）同時去反，而不改變結果的邏輯功能。在“圈到圈”的設計中，我們選用最能表達要實現的邏輯功能的符號。
硬件描述和引腳分配
異或門是基本的邏輯門，因此在TTL和CMOS集成電路中都是可以使用的。標準的4000系列CMOS集成電路為4070，包含四個獨立的2輸入異或門。4070替換了可靠性差的4030，但二者的引腳分配相同。包括NXP在內的很多半導體制造商都生產這一元件，封裝方式分為直插DIP封裝和SOIC封裝兩種。元件的數據表可在大多數元件數據庫查詢到。
傳輸門連線
異或門可以用MOSFET組成。
備選方案
輸入1和1時，XOR會輸出0。因此，不可能只使用AND和OR組成XOR，必須包含反相器（NOT）。異或門可利用四個與非門或五個或非門來實現，因為與非門和或非門是“通用的門電路”，因此任何一個邏輯函數都可單獨由與非邏輯或或非邏輯來實現。
2個輸入以上的情況
若嚴格的理解邏輯異或的定義，或觀察IEC符號，我們就會提出關于2輸入以上的異或門是否能有正確表現的問題。將連續相接的輸入接入級聯的異或門是很常見的連接方式，這樣就會得到如下結果：若輸入中高電平（1）的個數是奇數，輸出為高電平（1）；若輸入中高電平（1）的個數是偶數，輸出為低電平（0）。例如，74LVC1G386微型集成電路是3輸入異或門，可實現奇偶發生器。在硬件描述語言Verilog中，縮減運算符"^"能將任意位輸入進行從高位到低位逐次異或運算，得到一位輸出。
其他應用
異或門在計算電路及數字信號傳輸的糾錯電路中有著廣泛的用途。常用異或門集成電路型號為74LS386，內含4個二輸入端異或門電路。
異或門可以作為一位加法器，可將任何2位相加得到1個輸出。若兩個輸入的值均為1，則得到10的結果，而與門由兩個輸入的值控制進位的輸出。以上是半加器的主要原理。
異或密碼
安全加密算法一次性密碼本就是利用異或門實現的。加密的原理是將要加密的文件（明文）編碼成二進制序列，然后將與被加密的消息長度相同的隨機二進制序列作為密鑰，再將明文與密鑰的每一位依次進行按位異或運算，得到密文。若將密文與密鑰的每一位依次進行按位異或運算，就能得到原文。
異或校驗
將兩個3位二進制序列101和011進行異或奇偶校驗可得到異或校驗和110。若序列101丟失，我們可以將已知序列011與異或校驗和進行異或運算得到丟失的序列。
異或門倍頻器
將方波信號和利用RC電路延遲的方波信號作為異或門的兩個輸入，可以很容易的得到頻率達到100 MHz以上的方波。輸出得到的針尖脈沖是鎖相的，其頻率會與RC電路的時間常數基本保持同步。由于這種倍頻器不需要共振濾波器，輸入信號可以具有經過調頻的任意占空比，也可以是強信號。
可控反相器
將異或門的一個輸入作為信號輸入端，另一個輸入作為控制端，若控制端為低電平（0），信號輸出不變；若控制端為高電平（1），異或門表現為反相器，信號輸出反相。
參考資料 >