下拉電阻是指將某信號線通過電阻接在固定的低電平GND上，使其空閑狀態保持GND電平的電阻。
在電子元器件間中，并不存在上拉電阻和下拉電阻這兩種實體的電阻，之所以這樣稱呼，原因是根據電阻不同使用的場景來定義的，其本質還是電阻。
基本概念
1、將一個不確定的信號，通過一個電阻與低GND相連，固定在低電平。
2、下拉是從器件輸出電流；拉電流
3、當一個接有下拉電阻的IO端口設置為輸入狀態時，它的常態為低電平。
主要作用
下拉電阻的主要作用是與上接電阻一起在電路驅動器關閉時給線路（節點）以一個固定的電平。
1、提高電壓準位：
a、當TTL電路驅動COMS電路時，如果TTL電路輸出的高電平低于COMS電路的最低高電平（一般為3.5V），這時就需要在TTL的輸出端接上拉電阻，以提高輸出高電平的值。
b、OC門電路必須加上拉電阻，以提高輸出的高電平值。
2、加大輸出引腳的驅動能力，有的單片機管腳上也常使用上拉電阻。
3、N/Apin防靜電、防干擾：在CMOS芯片上。為了防止靜電造成損壞，不用的管腳不能懸空，一般接上拉電阻產生降低輸入阻抗，提供泄荷通路。
同時管腳懸空就比較容易接受外界的電磁干擾。
4、電阻匹配，抑制反射波干擾：長線傳輸中電阻不匹配容易引起反射波干擾，加上下拉電阻是電阻匹配，有效的抑制反射波干擾。
5、預設空間狀態/缺省電勢：在一些CMOS輸入端接上或下拉電阻是為了預設缺省電位。當你不用這些引腳的時候，這些輸入端下拉接0或上拉接1。在I2C總線等總線上，空閑時的狀態是由上下拉電阻獲得。
6、提高芯片輸入信號的噪聲容限：輸入端如果是高阻狀態，或者高阻抗輸入端處于懸空狀態，此時需要加上拉或下拉，以免收到隨機電平而影響電路工作。同樣如果輸出端處于被動狀態，需要加上拉或下拉，如輸出端僅僅是一個三極管的集電極。從而提高芯片輸入信號的噪聲容限增強抗干擾能力。
負反饋電阻
三極管發射極加上下拉電阻（Re）也就是圖1上的R4是為了設置一個偏置電壓，也是負反饋電阻。這在輸入信號有交流時極其重要：如當溫度上升時，Ic將增大，導致Ie也會增大，那么在Re上的壓降也增大。
而Vbe=Vb-IeRe，Vb此時基本上被下拉電阻保持住，所以使Vbe減小，Vbe的減小，使Ib減小，結果牽制了Ic的增加，從而使Ic基本不變。這也是負反饋控制的原理。R1和R3是為了固定基極電壓。
典型電路
下圖所示是下拉電阻電路
這是數字電路中的反相器，輸入端Ui通過下拉電阻R1接地，這樣在沒有高電平輸入時，可以使輸入端穩定地處于低電平狀態，防止了可能出現的高電平干擾使反相器誤動作。
如果沒有下拉電阻R1，反相器輸入端懸空，為高阻抗，外界的高電平干擾很容易從輸入端加入到反相器中，從而引起反相器朝輸出低電平方向翻轉的誤動作。
在接入下拉電阻R1后，電源電壓為5伏時，下拉電阻R1一般取值在100至470歐，由于R1阻值很小，所以將輸入端的各種高電平干擾短接到地，達到抗干擾的目的。
設定原則
下拉電阻的設定原則和上拉電阻是一樣的，下拉電阻的選擇應結合開關管特性和下級電路的輸入特性進行設定，主要需要考慮以下幾個因素：
1．驅動能力與功耗的平衡。以上拉電阻為例，一般地說，上拉電阻越小，驅動能力越強，但功耗越大，設計時應注意兩者之間的均衡。
2．下級電路的驅動需求。同樣以上拉電阻為例，當輸出高電平時，開關管斷開，上拉電阻應適當選擇以能夠向下級電路提供足夠的電流。
3．高低電平的設定。不同電路的高低電平的門檻電平會有不同，電阻應適當設定以確保能輸出正確的電平。以上拉電阻為例，當輸出低電平時，開關管導通，上拉電阻和開關管導通電阻分壓值應確保在零電平門檻之下。
4．頻率特性。以上拉電阻為例，上拉電阻和開關管漏源級之間的電容和下級電路之間的輸入電容會形成RC延遲，電阻越大，延遲越大。上拉電阻的設定應考慮電路在這方面的需求。
OC門輸出高電平時是一個高阻態，其上拉電流要由上拉電阻來提供，設輸入端每端口不大于100uA,設輸出口驅動電流約500uA，標準工作電壓是5V，輸入口的高低電平門限為0.8V（低于此值為低電平）；2V（高電平門限值）。
參考資料 >
電路基礎:上拉電阻、下拉電阻分析.KIA半導體.2024-08-24