Low 功率 Double 數(shù)據(jù) Rate SDRAM（LPDDR）是DDR SDRAM的一種，也稱為mDDR（Mobile DDR SDRAM），由JEDEC固態(tài)技術(shù)協(xié)會(huì)制定，專為移動(dòng)式電子產(chǎn)品設(shè)計(jì)，以低功耗和小體積著稱。
詳細(xì)介紹
LPDDR2
第二代低功耗內(nèi)存技術(shù)LPDDR2的標(biāo)準(zhǔn)規(guī)范于2010年12月由JEDEC固態(tài)技術(shù)協(xié)會(huì)正式發(fā)布。
LPDDR3
第三代低功耗內(nèi)存技術(shù)LPDDR3的標(biāo)準(zhǔn)規(guī)范于2012年5月由JEDEC固態(tài)技術(shù)協(xié)會(huì)正式發(fā)布。
LPDDR3也一樣支持PoP堆疊封裝和獨(dú)立封裝，以滿足不同類型移動(dòng)設(shè)備的需要。LPDDR2的能效特性和信號(hào)界面都也得以延續(xù)。
除此之外，LPDDR3重點(diǎn)加入了新技術(shù)：
- Write-Leveling and CA Training(寫(xiě)入均衡與指令地址調(diào)馴)：可讓內(nèi)存控制器補(bǔ)償信號(hào)偏差，確保內(nèi)存運(yùn)行于業(yè)內(nèi)最快輸入總線速度的同時(shí)，維持?jǐn)?shù)據(jù)輸入設(shè)定、指令與地址輸入時(shí)序均滿足需求。
- On Die Termination(片內(nèi)終結(jié)器/ODT)：可選技術(shù)，為L(zhǎng)PDDR3數(shù)據(jù)平面增加一個(gè)輕量級(jí)終結(jié)器，改進(jìn)高速信號(hào)傳輸，并盡可能降低對(duì)功耗、系統(tǒng)操作和針腳計(jì)數(shù)的影響。
LPDDR4
由于輸入/輸出接口數(shù)據(jù)傳輸速度最高可達(dá)3200Mbps，是通常使用的DDR3 DRAM的兩倍，新推出的8Gb LPDDR4內(nèi)存可以支持超高清影像的拍攝和播放,并能持續(xù)拍攝2000萬(wàn)像素的高清照片。
與LPDDR3內(nèi)存芯片相比，LPDDR4的運(yùn)行電壓降為1.1伏，堪稱適用于大屏幕智能手機(jī)和平板電腦、高性能網(wǎng)絡(luò)系統(tǒng)的最低功耗存儲(chǔ)解決方案。以2GB內(nèi)存封裝為例，比起基于4Gb LPDDR3芯片的2GB內(nèi)存封裝，基于8Gb LPDDR4芯片的2GB內(nèi)存封裝因運(yùn)行電壓的降低和處理速度的提升，最大可節(jié)省40%的耗電量。同時(shí)，新產(chǎn)品的輸入/輸出信號(hào)傳輸采用三星電子獨(dú)有的低電壓擺幅終端邏輯(LVSTL, Low 電壓 Swing Terminated Logic)，不僅進(jìn)一步降低了LPDDR4芯片的耗電量，并使芯片能在低電壓下進(jìn)行高頻率運(yùn)轉(zhuǎn)，實(shí)現(xiàn)了電源使用效率的最優(yōu)化。
LPDDR5
2019年2月20日，JEDEC(固態(tài)存儲(chǔ)協(xié)會(huì))正式發(fā)布了JESD209-5，即Low 功率 Double 數(shù)據(jù) Rate 5 (LPDDR5)全新低功耗內(nèi)存標(biāo)準(zhǔn)。
相較于2014年發(fā)布的第一代LPDDR4標(biāo)準(zhǔn)，LPDDR5的I/O速度從3200 MT/s 提升到6400 MT/s(DRAM速度6400Mbps)，直接翻番。
如果匹配高端智能機(jī)常見(jiàn)的64bit 總線，每秒可以傳送51.2GB數(shù)據(jù);要是PC的128bit BUS，每秒破100GB無(wú)壓力。
固態(tài)協(xié)會(huì)認(rèn)為，LPDDR5有望對(duì)下一代便攜電子設(shè)備(手機(jī)、平板)的性能產(chǎn)生巨大提升，為了實(shí)現(xiàn)這一改進(jìn)，標(biāo)準(zhǔn)對(duì)LPDDR5體系結(jié)構(gòu)進(jìn)行了重新設(shè)計(jì)，轉(zhuǎn)向最高16 Bank可編程和多時(shí)鐘體系結(jié)構(gòu)。
同時(shí)，還引入了數(shù)據(jù)復(fù)制(數(shù)據(jù)Copy)和寫(xiě)X(Write-X)兩個(gè)減少數(shù)據(jù)傳輸操作的命令來(lái)降低整體系統(tǒng)功耗，前者可以將單個(gè)陣腳的數(shù)據(jù)直接復(fù)制到其它針腳，后者則減少了SoC和RAM傳遞數(shù)據(jù)時(shí)的耗電。
另外，LPDDR5還引入了鏈路ECC糾錯(cuò)，信號(hào)電壓250mV，Vddq/Vdd2電壓還是1.1V。
參考資料 >
lpddr3和ddr4哪個(gè)快.今日頭條.2024-10-03